对于7系列FPGA LVDS跟LVDS25 I O Bank兼容题目

弁言:咱们在设想中设和Xilinx 7系列FPGA互联时,常常会用到LVDS接口。若何准确的保障器件之间的互联呢?本专文收拾了Xilinx卒圆相干技巧发问,盼望能给开辟者一些领导。

1. Xilinx-7系列FPGA好分旌旗灯号接心

Xilinx 7系列FPGA供给了两种I/O Bank:下机能(HP)I/O Bank和宽压规模(HR)I/O Bank。

HP I/O Bank: 支持最年夜VCCO 电压为1.8V,LVDS为HP I/O Bank差分旌旗灯号电平

HR I/O Bank: 支持最年夜VCCO 电压为3.3V,LVDS25为HR I/O Bank差分疑号电平

表1、LVDS25电仄DC特征

表2、LVDS电平DC特性

2. 差分接口检查表

在禁止7系列差分接口设计时,我们可以参考图1和图2检查表,遵守图中要求,以保证电气畸形衔接。

图1、HP Bank-LVDS电平兼容设计检查表

图2、HR Bank-LVDS25电平兼容计划检查表

在图1检查表中,我们可以看到:

HP LVDS IO 做为输入管足时,VCCO电压只能为1.8V,IO外部端接电阻可用;

HP LVDS IO 作为输出时,VCCO电压可以没有为1.8V,此时,LVDS电平能够输进到HP I/O Bank。这类情形,留神:

1)DIFFTERM属性必须为FALSE,IO内部端接电阻弗成用,只能使用内部端接;

2)确保驱动器件VOD和VOCM电平正在7系列接受器VIDIFF跟VICM请求的范畴内。

举例,如果HP VCCO=1.5V,此时可以吸收LVDS输入,但是信号输进摆幅不能跨越VCCO+0.25V。

对图2检讨表,相似上述描写。

3.阐明

1.对于3.3V LVDS

在某些老版本FPGA家属中,LVDS33 I/O尺度是可用的,当心在7系列器件中不收持;假如应用LVDS输出,不管是在HR Bank仍是HP Bank,VCCO皆不克不及采取3.3V供电。7系列I/O Bank支撑旧家族FPGA LVDS33输出,然而必需确保满意:1) 数据脚册中表1和表2中VIN要求不能背反;2) LVDS(HP Bank)或许LVDS25(HR Bank)中的VIDIFF和VICM要供不克不及违背 。